Objetivo: Implementar en VHDL una Unidad Aritmética Lógica (ALU) de tres bits capaz de realizar operaciones de suma, resta y dos operaciones opcionales seleccionadas por el estudiante.
restriccion.
debera ser implementada a partir de una celula de un bit
en la CMOD A7, la ALU solamente sera de 2 bits
Descripción:
ALU de Tres Bits: La ALU deberá tener dos entradas de datos (A y B) de tres bits cada una y una entrada de control de operación (OP) de tamaño suficiente para definir las operaciones requeridas.
Operaciones Obligatorias:
Operaciones Opcionales: El estudiante deberá seleccionar dos operaciones adicionales entre las siguientes opciones (o definir operaciones nuevas):